Mario Romero.- Nuevamente Huawei hace noticia, y no precisamente con su HarmonyOS para China, sino que en un área relacionada con su próxima generación de chips y el nuevo proceso para lograr más potencia y rendimiento, en un camino independiente.
En el Simposio Internacional de Circuitos y Sistemas ISCAS 2026, He Tingbo, Director y Presidente de la Unidad de Negocios de Semiconductores de Huawei, presentó oficialmente la «Ley Tao (τ)».
El chip de teléfono inteligente Kirin, que se lanzará este otoño, es el primero en adoptar la tecnología Logic Folding, mejorando significativamente el rendimiento y según el ejecutivo, sostiene que la pura «era geométrica» de la industria de los chips ha terminado (con el objetivo de hacer que los transistores sean más pequeños).
La corriente principal «Ley de Moore» solo se centra en el tiempo (el número de transistores que pueden caber en un circuito integrado se duplica cada 18 a 24 meses, y el rendimiento se duplica en consecuencia), y la era de la optimización independiente para cada capa y el tiempo, siendo el factor restante también ha terminado.
La primera prueba a escala de producción de la «Ley Tao» se llevará a cabo en dispositivos móviles y He Tingbo declaró que los chips de teléfonos son un caso raro, con un solo chip que forma todo el sistema.
PRUEBAS CHIP KIRIN 2026 BAJO LEY TAU
La densidad del transistor ha aumentado gradualmente en una sola generación de 155 MTr/mm² a 238 MTr/mm², un aumento que anteriormente requería tres años de escala geométrica para lograr.
La eficiencia energética central del rendimiento del chip, mejoró en un 41%, con una frecuencia de reloj máxima aumentada en casi un 13% y según se informa, la ruta de datos global de red sobre chip de alta velocidad construida entre capas reduce la huella de la ruta de datos en un 55 % y mejora la estabilidad de la entrega de energía.
El esquema de ajuste de desplazamiento del reloj posterior al silicio contribuye de forma independiente con más del 5 % del rendimiento del SoC.
En SRAM, donde la velocidad de acceso, el consumo de energía por bit y el área dependen en gran medida del bit y la longitud de la línea de palabras, el plegado lógico acorta las rutas críticas, reduce el consumo de energía por bit y aumenta la frecuencia de funcionamiento en más del 40%.
En un núcleo de procesamiento típico, la arquitectura de plegado de doble capa reduce el número de búferes de reloj en más del 50%, el desplazamiento del reloj en un 25% y la longitud del enrutamiento en aproximadamente un 30%.
El documento también menciona que estas ganancias se realizan en nodos de dispositivos fijos, no a través de nuevos pasos del proceso de litografía, sino mediante la reconfiguración topológica de distribuciones lógicas en el espacio tridimensional.
La frecuencia del núcleo de rendimiento de la CPU del Kirin 2026 todavía se ha elevado a 3,1 GHz este año, con un aumento máximo de la velocidad de reloj de casi el 13 %.
El paper, muestra que el posterior nombre del chip Kirin se identifican como Kirin 2026, 2027, 2028 y 2029.
En la sección de estado del chip, además del chip Kirin 2026 que se lanzará este año, el chip Kirin 2027 del próximo año también está marcado como Silicon, lo que indica un progreso sustancial; Mientras tanto, los chips Kirin 2028 y 2029 todavía están en una etapa de pre-silicio (pre-silicio).
El documento también menciona la futura hoja de ruta de los chips de IA, afirmando que para alrededor de 2030, los aceleradores de IA (serie Ascend SuperPoD – Ascend 910C en 2025, Ascend 950 en 2026 y el siguiente 990) se basarán en una combinación de tecnologías maduras: chipslets, embalaje de abanico 2.5D y apilamiento 3D a través de micro-bump y unión mixta de tono estándar.
Alrededor de 2030, el Ascend 990 introducirá el plegado lógico en la categoría de acelerador de IA, y se espera que la integración de hardware aumente más de 100 veces para 2035.
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