Mucho se ha mencionado y publicado respecto de la llamada propuesta de chips con el concepto de «Ley Tau» presentado por Huawei a comienzos de junio pasado, y si bien aborda una perspectiva propia de desarrollo, contraria o alternativa a la Ley Moore, lo bueno es que la firma china lo ha transparentado en un documento que es de conocimiento público.
Según se señala, durante seis décadas, la escala geométrica de Moore impulsó el progreso en los semiconductores y ese pacto de la industria ya no se sostiene, pues los rendimientos de la reducción dimensional pura se han aplanado, los presupuestos de diseño de vanguardia superan los mil millones de dólares por chip, y el costo por transistor en los nodos más avanzados ya no está cayendo.
Esta perspectiva aboga por un principio de escala sucesor, la escala τ, que adopta el tiempo en sí, en lugar del área del transistor, como la métrica primaria del progreso, aplicando una sola constante de tiempo característica τ como el objetivo de optimización unificador en doce órdenes de magnitud, desde un transistor de conmutación hasta una carga de trabajo de centro de datos.
Se presentan dos demostraciones a escala de producción.
En un SoC móvil, LogicFolding, una metodología que particiona los circuitos digitales, analógicos y de memoria a través de niveles activos apilados verticalmente, ofrece un aumento gradual del 55 % en la densidad del transistor y una ganancia de eficiencia de potencia del 41 % en un nodo de dispositivo fijo.
En los sistemas de IA, una pila codiseñada que comprende la estructura de bus unificado semántico de memoria, la I/S óptica Hi-ONE casi empaquetada y el plegado 3D de borde a superficie proyecta un crecimiento de más de 100 veces en la integración de hardware para 2035.
La afirmación más profunda es metodológica: la escala τ es el primer principio de escala desde Dennard para establecer un objetivo de optimización compartido en toda la pila informática.
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